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    • 专利摘要:
    Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Flash-Speicherbauelements. In einem Flash-Speicherbauelement, welches ein selbstausgerichtetes Isolationsschema mit flachem Graben (SA-STI) verwendet, wird eine amorphe Siliziumschicht auf einer Gate-Oxidschicht gebildet, und es wird ein SPG-Prozess implementiert, um die amorphe Siliziumschicht in eine erste Polysiliziumschicht mit großen Körnungen umzuwandeln. Es ist daher möglich, eine Verdünnungsbedingung der Gate-Oxidschicht zu verbessern.
    公开号:DE102004030175A1
    申请号:DE200410030175
    申请日:2004-06-22
    公开日:2005-07-21
    发明作者:Byoung Ki Lee
    申请人:SK Hynix Inc；
    IPC主号:C30B1-00
    专利说明:
    [0001] Dievorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellungeines Flash-Speicherbauelements und weiter insbesondere auf einVerfahren zur Herstellung eines Flash-Speicherbauelements, welchesin der Lage ist, eine Verdünnungsbedingungeiner Gate-Oxidschicht in einem Flash-Speicherbauelement unter Verwendungeines selbstausgerichteten Isolationsschemas mit flachem Graben(SA-STI).
    [0002] ImAllgemeinen schließtein Flash-Speicher einen Hochspannungstransistor und einen Niederspannungstransistorzum Treiben der Zellen angesichts eines Bauelements ein. Ein typischesVerfahren zum Herstellen eines Flash-Speicherbauelements unter Verwendungeines SA-STI-Schemas schließtsequenziell einen Screen-Oxidschichtbildungsprozess, einen Wall/Threshold-Spannungsionenimplantationsprozess,einen Gate-Oxidschichtbildungsprozess (die Gate-Oxidschicht wirdjeweils in einer Zellenregion, einer Hochspannungstransistorregionund einer Niederspannungstransistorregion gebildet), einen Isolationsprozessund einen Gate-Bildungsprozess ein.
    [0003] Prozessschrittevon der Bildung der Gate-Oxidschicht bis zu der Bildung des Floating-Gatein der Zellenregion werden wie folgt detaillierter beschrieben:
    [0004] EinHalbleitersubstrat, in welchem eine Zellenregion, eine Hochspannungstransistorregionund eine Niederspannungstransistorregion definiert sind, wird zurVerfügunggestellt. Eine Hochspannungs-Gate-Oxidschicht von etwa 350 Å Dickewird auf dem Halbleitersubstrat der Hochspannungstransistorregion mittelseines Gate-Oxidschichtbildungsprozesses gebildet. Eine Niederspannungs-Gate-Oxidschichtund eine Zellen-Gate-Oxidschicht werden dünn in einer Dicke von etwa80 Å auf demHalbleitersubstrat der Niederspannungstransistorregion und der Zellenregiongebildet. Eine erste Polysiliziumschicht für ein Floating-Gate und eineNitridschicht werden auf diesen Gate-Oxidschichten gebildet. DieNitridschicht, die erste Polysiliziumschicht und das Halbleitersubstratwerden sequenziell mittels eines Isolationsprozesses geätzt, wodurch eineVielzahl von Gräbenfür dieIsolation gebildet werden. Die Gräben werden ausreichend durchAbscheiden von HDP-Oxid gefüllt,und es wird eine Vielzahl von Isolationsschichten mittels eineschemisch-mechanischen Polier(CMP)-Prozesses gebildet. Die erstePolysiliziumschicht zwischen den Feldoxidschichten wird durch Strippingder Nitridschicht, die nach dem chemisch-mechanischen Polierprozessverbleibt, exponiert. Ein Reinigungsprozess für das Stripping einer nativenOxidschicht wird ausgeführt,und es wird eine zweite Polysiliziumschicht für ein Floating-Gate im Anschlussdaran gebildet. Als nächsteswird eine Floating-Gate-Elektrode in der Zellenregion mittels eines Ätzprozessesunter Verwendung einer Maske fürdas Floating-Gate gebildet.
    [0005] 1 ist ein Graph, der dieVerteilung einer Zellen-Threshold-Spannung (Vt) darstellt. Wenn Vt derZelle eine Referenzspannung übersteigt,dann ist es Fehl-Bit. Dieses Fehl-Bit wird „Durchlassstörung" genannt. Die Ursacheder „Durchlassstörung" liegt in der Gitterdislokationund der lokalen Verdünnungder Gate-Oxidschicht.
    [0006] ImAllgemeinen tritt dann, wenn eine Grenzfläche und eine Grenzfläche aufeinandertreffen,ein Massentransfer auf, um die Oberflächenspannung zwischen derenGrenzflächenenergiezu befriedigen.
    [0007] 2 zeigt schematisch einenZustand, in dem eine Phase α Korngrenzeund eine Phase α β Grenzfläche aufeinandertreffen,um ein Gleichgewicht herzustellen, wobei jedes 0 sich auf einenvon zwei Flächenbegrenzten Winkel bezieht. 3 ist einQuerschnitt eines Flash-Speicherbauelements, welchesschematisch dargestellt ist, um den Mechanismus zu erklären, dasseine Verdünnungsbedingungeiner Gate-Oxidschicht in einer SA-STI-Struktur in dem existierendenVerfahren zur Herstellung des Flash- Speicherbauelements auftritt. Eine Gate-Oxidschicht 12 wirdauf einem Halbleitersubstrat 11 gebildet. Amorphes Silizium,teilweise kristallines Silizium oder kristallines Silizium werdenauf der Gate-Oxidschicht 12 abgeschieden, und bilden soeine erste Polysiliziumschicht 13 für ein Floating-Gate. In der erstenPolysiliziumschicht 13 tritt kein Massentransfer auf, umden von zwei Flächenbegrenzten Winkel zu befriedigen, da die Abscheidungstemperaturniedrig ist, wenn das amorphe Silizium oder das teilweise kristallineSilizium abgeschieden wird, es tritt jedoch ein Massentransfer aufgrunddes nachfolgenden thermischen Prozesses (beispielsweise eines Isolationsschichtbildungsprozesses,eines dielektrischen Schichtbildungsprozesses, eines Gate-Polyoxidationsprozesses,eine Source/Drain-Bildungsprozesses usw.) auf, um den von zwei Flächen begrenzten Winkelzu befriedigen. In der ersten Polysiliziumschicht 13 tritteine Verdünnung(T) auf, in welcher die Gate-Oxidschicht 12 lokal dünn ist,aufgrund des Massentransfers, wenn Korngrenzen benachbart zueinanderliegen, da eine Körnung(G) klein ist. Es bestehen Probleme darin, dass elektrische Eigenschaftenund die Zuverlässigkeitvon Bauelementen verschlechtert werden, da ein Durchlassstörungs-Fehl-Bitaufgrund einer solchen Verdünnungsbedingungverstärktauftritt.
    [0008] Esist ein Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellungeines Flash-Speicherbauelements zur Verfügung zu stellen, welches inder Lage ist, eine Verdünnungsbedingungeiner Gate-Oxidschicht zu verbessern.
    [0009] Gemäß einerbevorzugten Ausführungsform dervorliegenden Erfindung wird zur Verfügung gestellt ein Verfahrenzur Herstellung eines Flash-Speicherbauelements,mit den Schritten: Bilden einer Gate-Oxidschicht und einer amorphenSiliziumschicht auf einem Halbleitersubstrat; Implementieren einesSPG-Prozesses, um die amorphe Siliziumschicht zu einer ersten Polysiliziumschichtmit großerKörnungzu machen; Bilden einer Nitridschicht auf der ersten Polysiliziumschicht;und Implementieren eines Isolationsprozesses und eines Prozesses desStrippens der Nitridschicht und Bilden einer zweiten Polysiliziumschichtfür einFloating-Gate.
    [0010] Indem zuvor erwähntenVerfahren zur Herstellung eines Flash-Speicherbauelements gemäß eineranderen Ausführungsformder vorliegenden Erfindung wird die amorphe Siliziumschicht in einerDicke von 200 bis 600 Å durchVerwendung eines Si2H4 Gasesals ein Quellengas bei einer Temperatur von 420 bis 520°C gebildet.
    [0011] Indem vorerwähntenVerfahren zur Herstellung eines Flash-Speicherbauelements gemäß einer weiterenAusführungsformder vorliegenden Erfindung wird der SPG-Prozess bei einer Temperaturvon 500 bis 700°Cin einer N2 Gasatmosphäre implementiert.
    [0012] 1 istein Graph, der die Verteilung einer Zellen-Threshold-Spannung (Vt) darstellt;
    [0013] 2 stelltschematisch einen Status dar, in dem eine Phasenkorngrenze und einePhasengrenzflächeaufeinandertreffen, um ein Gleichgewicht herzustellen;
    [0014] 3 istein schematisch dargestellter Querschnitt eines Flash-Speicherbauelements,um den Mechanismus zu erklären,dass eine Verdünnungsbedingungeiner Gate-Oxidschicht in einer SA-STI-Struktur in einem bestehendenVerfahren zu Herstellung des Flash-Speicherbauelements auftritt; und
    [0015] 4A bis 4C sindQuerschnitte von Flash-Speicherbauelementen zur Erklärung eines Verfahrenszur Herstellung des Flash-Speicherbauelements unter Verwendung einesselbstausgerichteten Isolationsschemas mit flachem Graben gemäß einerAusführungsformder vorliegenden Erfindung.
    [0016] Eswerden nun die bevorzugten Ausführungsformengemäß der vorliegendenErfindung mit Bezug auf die begleitenden Zeichnungen beschrieben.Da bevorzugte Ausführungsformenzu dem Zwecke zur Verfügunggestellt wer den, dass die Durchschnittsfachleute in der Lage sind,die vorliegende Erfindung zu verstehen, können sie in verschiedener Artund Weise modifiziert werden, wobei der Schutzbereich der vorliegendenErfindung nicht durch die im Folgenden bevorzugten Ausführungsformenbeschränktist.
    [0017] Gleichzeitigkann in dem Fall, in dem beschrieben wird, dass eine Schicht „auf" der anderen Schichtoder einem Halbleitersubstrat ist, die eine Schicht direkt die andereSchicht oder das Halbleitersubstrat kontaktieren. Oder eine dritteSchicht kann zwischen die eine Schicht und die andere Schicht oderdem Halbleitersubstrat eingebracht sein. Darüber hinaus sind in der Zeichnungdie Dicke und die Größe jederSchicht zur Erleichterung der Erklärung und der Klarheit übertriebendargestellt. Gleiche Bezugszeichen werden verwendet, um gleicheoder ähnlicheTeile zu identifizieren.
    [0018] Die 4A bis 4C sindQuerschnitte von Flash-Speicherbauelementen,um ein Verfahren zur Herstellung des Flash-Speicherbauelements unter Verwendungeines selbstausgerichteten Isolationsschemas mit flachem Grabengemäß einerAusführungsformder vorliegenden Erfindung zu erläutern.
    [0019] Gemäß 4A wirdein Halbleitersubstrat 21, in welchem eine Zellenregion,eine Hochspannungstransistorregion und eine Niederspannungstransistorregiondefiniert sind, zur Verfügunggestellt. Ein Wall-Formationsprozess und ein Zellen-Threshold-Spannungsionenimplantationsprozesswerden fürdas Halbleitersubstrat 21 ausgeführt. Eine Gate-Oxidschicht 22 wirdauf dem Halbleitersubstrat 21 gebildet. In dem Vorstehendenist dargestellt, dass die Gate-Oxidschicht 22 inder Zellenregion oder der Niederspannungstransistorregion gebildet wird,jedoch nicht in der Hochspannungstransistorregion gebildet wird.Der Grund ist der, dass die Gate-Oxidschicht, die in der Hochspannungstransistorregiongebildet ist, elektrische Eigenschaften eines Bauelements nichtsignifikant beeinflusst, obwohl eine Gate-Oxidschicht Verdünnungsbedingung auftritt,da ihre Dicke groß ist, über 300 Å. Eineamorphe Siliziumschicht 23A wird auf der Gate-Oxidschicht 22 gebildet.
    [0020] Indem obigen wird die amorphe Siliziumschicht 23A in einerDicke von 200 bis 600 Å unter Verwendungvon Si2H4 Gas alsein Quellengas bei einer Temperatur von 420 bis 520°C gebildet.
    [0021] Gemäß den 4B wirdein SPG-(Festphasenwachstum = englisch: solid phase growth) Prozessausgeführt.Währenddes SPG-Prozesses wird die amorphe Siliziumschicht 23A für ein Floating-Gatemit großerKörnung(G) in eine erste Polysiliziumschicht 23 umgewandelt, wennein Kristallisationskern gebildet wird und Teilchen gewachsen werden.
    [0022] Indem Obigen wird der SPG-Prozess unter einer N2-GasAtmosphärebei einer Temperatur von 500 bis 700°C ausgeführt. Zu diesem Zeitpunkt liegt eineDurchschnittsgröße der Körnung (G) über etwa 5 μm.
    [0023] Gemäß 4C wirdfür einenIsolationsprozess eine Nitridschicht 24 auf der erstenPolysiliziumschicht 23 in einem LPCVD-Modus gebildet. Wenn dieNitridschicht 24 in einem Zustand der amorphen Siliziumschicht 23A ineiner LPCVD-Abscheidungstemperatur von etwa über 500°C gebildet wird, wird eine Körnung mitsehr kleinen Teilchen aufgrund der Abscheidungstemperatur gebildet,so dass die existierenden Probleme verursacht werden. Die Nitridschicht 24,die Polysiliziumschicht 23, die Gate-Oxidschicht 22 unddas Halbleitersubstrat 21 werden sequenziell mittels desSA-STI (selbstausgerichtete Isolation mit flachem Graben = englisch:self-aligned shallow trench isolation)-Ätzprozess geätzt, wodurch einGraben fürdie Isolation gebildet wird. Nachdem der Graben mit Oxid gefüllt ist,wird ein chemisch-mechanischer Polier-(CMP)Prozess ausgeführt, um eine(nicht dargestellte) Isolationsschicht zu bilden. Obwohl nicht dargestellt,werden typische Prozesse des Strippens (= englisch: „stripping") der Nitridschicht 24,des Bildens einer zweiten Polysiliziumschicht für ein Floating-Gate, des Bildenseiner Floating-Gate-Elektrode in der Zellenregion durch einen Ätzprozessunter Verwendung einer Maske fürein Floating-Gate und durch anschließendes Bilden einer dielektrischenSchicht und eines Steuer-Gates ausgeführt, wodurch ein Flash-Speicherbauelement vervollständigt wird.
    [0024] DaKörnungeneiner ersten Polysilizumschicht für ein Floating-Gate groß gebildetwerden, sind gemäß der obenbeschriebenen vorliegenden Erfin dung Korngrenzen nicht benachbart.Eine Verdünnungsbedingungeiner Gate-Oxidschichtwird verbessert und es wird ein Durchtrittsstörungsfehl-Bit reduziert. Esist daher möglich,elektrische Eigenschaften und Zuverlässigkeit eines Flash-Speicherbauelementszu verbessern.
    权利要求:
    Claims (3)
    [1] Verfahren zur Herstellung eines Flash-Speicherbauelementsmit den Schritten: Bilden einer Gate-Oxidschicht und eineramorphen Siliziumschicht auf einem Halbleitersubstrat; Ausführen einesSPG-Prozesses, um die amorphe Siliziumschicht in eine erste Polysiliziumschichtmit großenKörnungenumzuwandeln; Bilden einer Nitridschicht auf der ersten Polysiliziumschicht;und Implementieren eines Isolationsprozesses und eines Stripping-Prozesses der Nitridschichtund anschließendesBilden einer zweiten Polysiliziumschicht für ein Floating-Gate.
    [2] Verfahren nach Anspruch 1, wobei die amorphe Siliziumschichtin einer Dicke von 200 bis 600 Å unterVerwendung eines Si2H4-Gasesals ein Quellengas bei einer Temperatur von 420 bis 520°C gebildetwird.
    [3] Verfahren nach Anspruch 1, wobei der SPG-Prozessbei einer Temperatur von 500 bis 700°C in einer N2-Gas-Atmosphäre ausgeführt wird.
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    优先权:
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